ModelSim

说明

• ModelSim 是常见的 HDL 仿真工具, 适合做更完整的波形分析与模块联调.
• 相比更轻量的命令行仿真工具, 它更适合工程级排错, 波形观察和交互式调试.

常见用途

• 编译 Verilog / VHDL 工程.
• 运行 testbench 并查看波形.
• 做模块级联调和时序问题排查.
• 观察信号状态和仿真日志输出.

基本工作流

1. 创建或映射库目录.
2. 编译源文件与 testbench.
3. 启动仿真并加载顶层模块.
4. 打开波形窗口观察关键时序.
5. 根据日志和波形继续定位问题.

中文乱码处理

在菜单中进入:

Tools -> Edit Preferences -> By Name -> Source -> encoding

将编码设置为:

• utf-8

使用建议

• 仿真工程中的源码文件统一使用 UTF-8 编码.
• 工程稍复杂时, 建议固定一个最小可复现 testbench, 便于快速回归.
• 若波形或脚本仍异常, 再检查工具版本与项目文件默认编码.
• 与 iverilog 相比, ModelSim 更适合做完整工程级调试.

后续可补主题

• vlog / vsim 常用命令.
• 波形窗口常见操作.
• 仿真脚本自动化.
• 与 Vivado / Quartus 工程的协同流程.